Устройство разделения цифрового потока данных - Коммуникации, связь, цифровые приборы и радиоэлектроника курсовая работа

Устройство разделения цифрового потока данных - Коммуникации, связь, цифровые приборы и радиоэлектроника курсовая работа



































Реализация разделения цифрового потока от приемника SPDIF для подачи его на микросхемы ЦАП. Оптимизация схемы получения лучших условий прохождения сигнала. Моделирование работы схемы на языке VHDL. Фильтрация питания с большим числом цифровых микросхем.


посмотреть текст работы


скачать работу можно здесь


полная информация о работе


весь список подобных работ


Нужна помощь с учёбой? Наши эксперты готовы помочь!
Нажимая на кнопку, вы соглашаетесь с
политикой обработки персональных данных

Студенты, аспиранты, молодые ученые, использующие базу знаний в своей учебе и работе, будут вам очень благодарны.
Рис. 11. - схема электрическая принципиальная устройства разделения данных для монофонического подключения микросхемы ЦАП AD1852 (AD1853)
Входы и выходы на схеме обозначены подобно обозначениям на схеме из документации на AD1852.
Для обеспечения устойчивости данных во время загрузки, сигнал BCLK_O для микросхем ЦАП инвертирован относительно сигнала BCLK, по которому происходит загрузка данных в регистры и сдвиг. Это позволяет загрузить данные в микросхемы ЦАП в тот момент, когда на выходах регистров получены устойчивые состояния данных. Для того чтобы при этом не возникало смещения между сигналом LRCLK и SDATA_L/SDATA_R, сигнал LRCLK тактируется сигналом BCLK. Мультиплексоры на микросхемах DD10, DD11 управляются уже тактированным сигналом LRCLK. Для этого используется D-триггер 74HC74, функциональным аналогом которого является микросхема К155ТМ2. Поскольку AD1852(AD1853) также использует сигнал MCLK (128Fs/256Fs/384Fs), который связан с сигналом BCLK, сигнал MCLK_O также инвертирован. Также в связи с подачей на микросхемы ЦАП инвертированного сигнала SCLK возникает необходимость обеспечить дополнительное смещение всей последовательности входных данных еще на один клок, что выполняется D-триггером DD12A.
При необходимости на входе устанавливаются буферные элементы.
Конденсаторы C1-C24 устанавливаются непосредственно возле выводов питания микросхем. C1-C12 - конденсаторы с твердым электролитом SANYO Os-Con SA 10 x 6.3V, С13-С24 - керамические конденсаторы для поверхностного монтажа типоразмера 1206, емкостью 100n и группой ТКЕ X7R. Такой выбор обусловливает максимальную эффективность подавления помех по питанию при сохранении относительно невысокой стоимости устройства.
Рис. 13. - Временная диаграмма работы устройства разделения данных для микросхемы ЦАП AD1852
--16-bit Serial to Parallel Shift Register with asynchronous reset
Q15,Q14,Q13,Q12,Q11,Q10,Q9,Q8 : out std_logic ;
Q7,Q6,Q5,Q4,Q3,Q2,Q1,Q0 : out std_logic
signal sreg16 : std_logic_vector (15 downto 0) ;
sreg16 <= sreg16(14 downto 0) & SI ;
--32-bit Serial to Parallel Shift Register with asynchronous reset
Q31,Q30,Q29,Q28,Q27,Q26,Q25,Q24 : out std_logic;
Q23,Q22,Q21,Q20,Q19,Q18,Q17,Q16 : out std_logic;
Q15,Q14,Q13,Q12,Q11,Q10,Q9,Q8 : out std_logic ;
Q7,Q6,Q5,Q4,Q3,Q2,Q1,Q0 : out std_logic
signal sreg32 : std_logic_vector (31 downto 0) ;
sreg32 <= sreg32(30 downto 0) & SI ;
--64-bit Serial to Parallel Shift Register with asynchronous reset
Q63,Q62,Q61,Q60,Q59,Q58,Q57,Q56 : out std_logic;
Q55,Q54,Q53,Q52,Q51,Q50,Q49,Q48 : out std_logic;
Q47,Q46,Q45,Q44,Q43,Q42,Q41,Q40 : out std_logic;
Q39,Q38,Q37,Q36,Q35,Q34,Q33,Q32 : out std_logic;
Q31,Q30,Q29,Q28,Q27,Q26,Q25,Q24 : out std_logic;
Q23,Q22,Q21,Q20,Q19,Q18,Q17,Q16 : out std_logic;
Q15,Q14,Q13,Q12,Q11,Q10,Q9,Q8 : out std_logic;
Q7,Q6,Q5,Q4,Q3,Q2,Q1,Q0 : out std_logic
signal sreg64 : std_logic_vector (63 downto 0) ;
sreg64 <= sreg64(62 downto 0) & SI ;
-- D Flip Flop w asynchronous reset
Z <= not (IN1 and IN0) after 1 ns ;
Z <= IN0 after 1 ns when SEL = '0' else IN1 ;
port (IN0,IN1,IN2,IN3,SEL0,SEL1 : in std_logic ;
signal SEL : std_logic_vector(1 downto 0) ;
Далее составим модели для каждого устройства разделения данных, при этом дополнительно оптимизируем набор элементов и соединений для получения наибольшего возможного соответствия между задержками распространения выходных сигналов.
--Data Separator for AD1851/AD1861/AD1862/AD1865 parallel DAC
Q15,Q14,Q13,Q12,Q11,Q10,Q9,Q8 : out std_logic ;
Q7,Q6,Q5,Q4,Q3,Q2,Q1,Q0 : out std_logic
Q31,Q30,Q29,Q28,Q27,Q26,Q25,Q24 : out std_logic;
Q23,Q22,Q21,Q20,Q19,Q18,Q17,Q16 : out std_logic;
Q15,Q14,Q13,Q12,Q11,Q10,Q9,Q8 : out std_logic ;
Q7,Q6,Q5,Q4,Q3,Q2,Q1,Q0 : out std_logic
port (IN0,IN1,IN2,IN3,SEL0,SEL1 : in std_logic ;
signal nLRCLK, pLRCLK, nSCLK, pSCLK, nSDATA, pSDATA : std_logic;
signal i24b, i20b, i18b, i16b : std_logic;
signal RESET, iDOL, iDOR, iCLK, iLE : std_logic;
RSTI: INV port map (IN0 => RST, Z => RESET);
DD1A: INV port map (IN0 => SCLK, Z => nSCLK);
DD1D: INV port map (IN0=> nSCLK, Z => pSCLK);
DD1B: INV port map (IN0 => SDATA, Z => nSDATA);
DD1E: INV port map (IN0 => nSDATA, Z => pSDATA);
DD1C: INV port map (IN0 => LRCLK, Z => nLRCLK);
DD1F: INV port map (IN0 => nLRCLK, Z => pLRCLK);
CLKB: BUF port map (IN0 => nSCLK, Z => iCLK);
DD2: SPREG16R port map (RST => RESET, CLK => pSCLK, SI => pSDATA,
Q7 => i24b, Q11 => i20b, Q13 => i18b, Q15 => i16b);
DDMX: MUX41 port map (IN0 => i24b, IN1 => i20b, IN2 => i18b, IN3 => i16b,
SEL0 => RL0, SEL1 => RL1, Z => iDOR);
DD4: DFFR port map (RST => RESET, D => pLRCLK, CLK => pSCLK, Q => iLE);
DD5: SPREG32R port map (RST => RESET, CLK => pSCLK, SI => iDOR,
BUFE: BUF port map (IN0 => iLE, Z => LE);
BUFC: BUF port map (IN0 => iCLK, Z => CLK);
BUFL: BUF port map (IN0 => iDOL, Z => DOL);
BUFR: BUF port map (IN0 => iDOR, Z => DOR);
--Data Separator for AD1852/AD1853 delta-sigma DAC
Q63,Q62,Q61,Q60,Q59,Q58,Q57,Q56 : out std_logic;
Q55,Q54,Q53,Q52,Q51,Q50,Q49,Q48 : out std_logic;
Q47,Q46,Q45,Q44,Q43,Q42,Q41,Q40 : out std_logic;
Q39,Q38,Q37,Q36,Q35,Q34,Q33,Q32 : out std_logic;
Q31,Q30,Q29,Q28,Q27,Q26,Q25,Q24 : out std_logic;
Q23,Q22,Q21,Q20,Q19,Q18,Q17,Q16 : out std_logic;
Q15,Q14,Q13,Q12,Q11,Q10,Q9,Q8 : out std_logic;
Q7,Q6,Q5,Q4,Q3,Q2,Q1,Q0 : out std_logic
signal iBCLK, iSDATA, iLRCLK, iMCLK : std_logic;
signal RESET, nLRCLK, pLRCLK : std_logic;
signal o31, o63, o31n, o31p, o63n, bSDATA: std_logic;
INBB: BUF port map (IN0 => BCLK, Z => iBCLK);
INBS: BUF port map (IN0 => SDATA, Z => bSDATA);
INBL: BUF port map (IN0 => LRCLK, Z => iLRCLK);
INBM: BUF port map (IN0 => MCLK, Z => iMCLK);
RSTI: INV port map (IN0 => RST, Z => RESET);
DD12A: DFFR port map (RST => RESET, D => iLRCLK,
CLK => iBCLK, Q => pLRCLK, QN => nLRCLK);
DD12B: DFFR port map (RST => RESET, D => bSDATA,
DD1: SPREG64R port map (RST => RESET, SI => iSDATA,
CLK => iBCLK, Q31 => o31, Q63 => o63);
O31B: BUF port map (IN0 => o31, Z => o31p);
O31I: INV port map (IN0 => o31, Z => o31n);
O63I: INV port map (IN0 => o63, Z => o63n);
MUXL: MUX21 port map (IN0 => o63n, IN1 => o31p,
MUXR: MUX21 port map (IN0 => o31n, IN1 => iSDATA,
INVL: INV port map (IN0 => pLRCLK, Z => LRCLK_O);
INVB: INV port map (IN0 => iBCLK, Z => BCLK_O);
INVM: INV port map (IN0 => iMCLK, Z => MCLK_O);
Далее необходимо составить код для генератора отладочной последовательности.
signal SCLK, SDATA, LRCLK, RST : std_logic;
signal LD1, LD2, LD3, RD1, RD2, RD3, DSReg : std_logic_vector (31 downto 0);
D0: BUF port map (IN0 => CLK, Z => SCLK);
D2: DS1851 port map (RST => RST, SCLK => SCLK,
LD1 <= "01100110000000011000000000000000";
RD1 <= "01111000000001111000000000000000";
LD2 <= "01100110000111111000000000000000";
RD2 <= "01111000011111111000000000000000";
LD3 <= "01100111111111111000000000000000";
RD3 <= "01111111111111111000000000000000";
signal BCLK, SDATA, LRCLK, RST : std_logic;
signal LD1, LD2, LD3, RD1, RD2, RD3, DSReg : std_logic_vector (31 downto 0);
D0: BUF port map (IN0 => CLK, Z => BCLK);
D2: DS1853 port map (RST => RST, BCLK => BCLK,
LD1 <= "01100110000000011000000000000000";
RD1 <= "01111000000001111000000000000000";
LD2 <= "01100110000111111000000000000000";
RD2 <= "01111000011111111000000000000000";
LD3 <= "01100111111111111000000000000000";
RD3 <= "01111111111111111000000000000000";
Интегральные микросхемы, сигналы. Такт работы цифрового устройства. Маркировка цифровых микросхем российского производства. Базисы производства цифровых интегральных микросхем. Типы цифровых интегральных микросхем. Схемотехника центрального процессора. презентация [6,0 M], добавлен 24.04.2016
Виды модуляции в цифровых системах передачи. Построение цифрового передатчика на примере формирования сигнала формата 64КАМ. Структурная схема синтезатора частот, цифрового приемника и приёмопередающего тракта. Расчет элементов функциональной схемы СВЧ-Т. курсовая работа [3,2 M], добавлен 06.02.2012
Изучение сущности цифровой фильтрации - выделения в определенном частотном диапазоне с помощью цифровых методов полезного сигнала на фоне мешающих помех. Особенности КИХ-фильтров. Расчет цифрового фильтра. Моделирование работы цифрового фильтра в MatLab. курсовая работа [2,0 M], добавлен 21.09.2010
Параметры цифрового потока формата 4:2:2. Разработка принципиальной электрической схемы. Цифро-аналоговый преобразователь, фильтр нижних частот, усилитель аналогового сигнала, выходной каскад, кодер системы PAL. Разработка топологии печатной платы. дипломная работа [615,9 K], добавлен 19.10.2015
Технические характеристики цифрового компаратора. Описание цифровых и аналоговых компонентов: микросхем, датчиков, индикаторов, активных компонентов, их условные обозначения и принцип работы. Алгоритм работы устройства, структурная и принципиальная схемы. курсовая работа [1023,2 K], добавлен 29.04.2014
Применение оборудования для цифровых систем передачи, основанных на принципах импульсно-кодовой модуляции. Специальные приемы кодирования, назначение и устройство приемника циклового синхросигнала. Возможности для проектирования цифрового устройства. курсовая работа [524,4 K], добавлен 14.03.2010
Выполнение синтеза логической схемы цифрового устройства по заданным условиям его работы в виде таблицы истинности. Получение минимизированных функций СДНФ, СКНФ с использованием карт Карно. Выбор микросхем для технической реализации полученных функций. контрольная работа [735,9 K], добавлен 10.06.2011
Работы в архивах красиво оформлены согласно требованиям ВУЗов и содержат рисунки, диаграммы, формулы и т.д. PPT, PPTX и PDF-файлы представлены только в архивах. Рекомендуем скачать работу .

© 2000 — 2021



Устройство разделения цифрового потока данных курсовая работа. Коммуникации, связь, цифровые приборы и радиоэлектроника.
Курсовая работа по теме Проектирование тепловой электростанции мощностью 300 МВ
Отчет По Практике В Государственном Учреждении Финансист
Сочинение О Сказке О Салтане
Контрольная работа по теме Тектонические движения и их отражение в рельефе
Реферат: Механічні випробування пластичних мас
Реферат по теме Діяльність і статус Ради національної безпеки і оборони України
Реферат: Микола Карпович Садовський (1856-1933) (. Життя та творчість WinWord)
Цитологические основы наследственности
Реферат: Механика. Эллинистическая эпоха
Курсовая работа по теме Математическое моделирование процесса осаждения в пылеосадительной камере
Реферат На Тему Пражская Школа Лингвистического Структурализма
Контрольная Работа 3 Проценты 6 Класс
Контрольная Работа На Тему Инкубационные Качества Яиц
Курсовая работа по теме Материальная и духовная культура аборигенов Австралии
Дневник Школьной Практики
Диссертация По Праву Договор Купли Продажи
Реферат по теме Зимние праздники
Магистерская диссертация
Реферат: Essence Of Humanity Essay Research Paper The
Реферат: Основные возрастные особенности учащихся подросткового возраста
Администрация города Югорска - Государство и право отчет по практике
Category passive state of the verb in English - Иностранные языки и языкознание курсовая работа
Морфология русского языка - Иностранные языки и языкознание шпаргалка


Report content on this page

Report Page

Please submit your DMCA takedown request to dmca@telegram.org