МЦСТ RV2024

Ввиду сохраняющихся ограничений на полное открытие архитектуры Эльбрус, компания МЦСТ проводит научно-исследовательскую работу по вопросу создания микропроцессора на базе открытой архитектуры RISC-V. Первая модель с рабочим названием RV2024 (1891ВМ128) придёт на смену процессорам семейства МЦСТ-R на базе архитектуры SPARC, поддержка которой со стороны разработчиков программного обеспечения сокращается. Напротив, для архитектуры RISC-V программного обеспечения появляется всё больше, поэтому новые процессоры МЦСТ с рождения станут частью растущей экосистемы.

Следуя современной практике, новые процессоры будут многоядерными и гетерогенными — сочетать ядра разного типа для разных видов нагрузки. Например, в процессорах Intel есть производительные P-ядра (performance cores) и энергоэффективные E-ядра (efficient cores). В процессорах МЦСТ-RV они будут называться Э-ядра и Р-ядра соответственно — как отсылка к производительным ядрам Эльбрус и энергоэффективным ядрам RISC (SPARC) в предыдущих семействах процессоров, разработанных МЦСТ.

• Производительные Э-ядра будут 2-поточными и иметь по 6 арифметико-логических устройств, исполняющих до 2 операций в такт над 128-разрядными регистрами — всего 24 операции в такт в пересчёте на стандартные 64-разрядные операнды.
• Энергоэффективные Р-ядра будут иметь по 1 такому исполнительному устройству, без поддержки многопоточности.

Тактовая частота у обоих типов ядер одинаковая — до 2,024 ГГц базовая, до 2,048 ГГц в турбо-режиме.

20 производительных Э-ядер разделены на 2 кластера:

• 16 ядер общего назначения для исполнения программного кода;
• 4 специализированных ядра графического процессора и 2D/3D-ускорителя с интегрированными аппаратными видеокодеками.

24 энергоэффективных Р-ядра также представлены в 2 вариациях:

• 16 ядер общего назначения;
• 8 ядер со встроенным нейроускорителем NeuroMatrix NMC42 фирмы «Модуль» для задач искусственного интеллекта, в том числе машинного зрения в реальном времени.

Все эти виды универсальных ядер можно использовать для вычислительных задач единообразным способом — через программный интерфейс OpenCL.

Конфигурация кэш-памяти у всех ядер одинаковая:

• L1 — 128 кбайт (делится пополам для инструкций и для данных);
• L2 — 128 кбайт на каждое арифметико-логическое устройство;
• L3 — 128 Мбайт на процессор.

Доступ к оперативной памяти DDR5-6400 реализуется 25 контроллерами, обеспечивающими суммарную пропускную способностью 1280 Гбайт/с. Из них 24 контроллера используются для операций общего назначения, ещё 1 контроллер зарезервирован для сервисных функций. Каждый из 24 основных контроллеров поддерживает до 128 Гбайт памяти — всего 3 Тбайт на процессор.

Процессор имеет 3 канала межпроцессорного обмена по 128 Гбайт/с каждый, что позволит объединять до 4 процессоров в одну систему с общей когерентной памятью — итого до 12 Тбайт на систему. При создании 2-процессорных систем возможно агрегировать 2 или 3 канала для ускорения обмена данными.

Встроенный контроллер периферийных интерфейсов реализует 128 линий PCI Express 7.0, что при темпе обмена 128 ГТ/с даёт суммарную пропускную способность без малого 2 Тбайт/с. Поскольку этого достаточно для создания самых разных конфигураций на уровне конечных устройств (материнских плат и компьютеров в сборе), набор прочих интегрированных интерфейсов ограничивается необходимым минимумом: 4 канала USB 4.0, 2 канала SATA 3.5, 2 канала Ethernet 2.5 Гбит/с, 2 канала HD Audio, 2 канала UART, 128 линий GPIO.

Основным режимом работы новых процессоров МЦСТ-RV будет разновидность архитектуры RISC-V под названием RV128, и это станет первым практическим применением данной разновидности, так как остальные представители индустрии пока не представляют, где это востребовано: 128-битная адресация оперативной памяти ещё долго не будет актуальной, а для арифметических операций длиннее 64 битов обычно используются специальные векторные инструкции. МЦСТ же имеет передовые наработки в обоих направлениях:

• Процессоры Эльбрус (архитектура e2k), помимо обычных 32- и 64-битных указателей, поддерживают 128-битные дескрипторы для обеспечения строгого контроля доступа к объектам в оперативной памяти — с точностью до 1 байта, и для контроля неинициализированных данных — с точностью до 4 байтов. Однако там эта фирменная Технология безопасных вычислений (ТБВ) была отдельным режимом и несла с собой определённые накладные расходы, а в новых процессорах станет основным режимом без потерь производительности. Расход памяти на хранение каждого дескриптора, конечно, выше, чем на хранение обычного указателя, но зато теги значений не занимают отдельного места: в отличие от незрелых зарубежных разработок, типа технологии CHERI для архитектуры ARM, предполагающей хранение тегов в отдельных областях памяти, проверенная временем технология МЦСТ использует резервные разряды ECC, читать и писать которые может только контроллер памяти, но не контролируемая программа. После увеличения размера ECC-блока с 8 до 16 битов на каждые 64 бита в стандарте DDR5, заимствование 4 битов на нужды ТБВ практически не снижает степень защиты целостности памяти от аппаратных сбоев.
• Процессоры Эльбрус осуществляют векторную обработку данных при помощи обычных регистров общего назначения, изначально 64-разрядных, а также специализированного аппаратного счётчика циклов и механизма предподкачки данных. Начиная с 5-го поколения архитектуры (представленного процессором Эльбрус-8СВ), эта технология была расширена до 128 битов — также с использованием регистров общего назначения. Вполне логично, что эта наработка будет перенесена и в процессоры семейства МЦСТ-RV.

Поскольку основной объём системного и прикладного программного обеспечения в экосистеме RISC-V сейчас выпускается для варианта RV64, поддержка этого режима также будет обеспечиваться новыми процессорами. Помимо этого, фирменная операционная система Эльбрус Линукс, работающая в режиме RV128 с технологией безопасных вычислений, будет также поддерживать 64- и 32-разрядную адресацию памяти для эффективной работы небольших программ в машинных кодах RV128 — которым необходимы 128-разрядные операции, но не требуется безопасный режим.

Как и в процессорах Эльбрус, будет присутствовать аппаратная поддержка двоичной трансляции машинных кодов x86 и x86-64 — как отдельных приложений, так и целых операционных систем. Для этого в архитектуру RISC-V добавлено расширение под названием Zlintel. В последующих моделях добавится расширение Zelbrus для аппаратной поддержки двоичной трансляции машинных кодов e2k — для быстрой миграции программного обеспечения, уже адаптированного к Технологии безопасных вычислений платформы Эльбрус.

В качестве производственной площадки рассматриваются мощности зеленоградской фабрики «Микрон», где существующий техпроцесс 130 нм планируется усовершенствовать до норм 128 нм. Согласно предварительным оценкам, произведённые таким методом кристаллы будут довольно энергоэкономичными — в среднем около 128 Вт, что совсем немного для 44-ядерного процессора с пиковой производительностью 1180 GFLOPS (FP64).

Благодаря сбалансированному сочетанию высокой производительности и энергоэффективности, новые процессоры МЦСТ-RV могут найти применение в широком спектре средств вычислительной техники — серверах, мощных рабочих станциях и персональных настольных компьютерах, ноутбуках, а также в качестве центрального контроллера в мультимедийных мониторах отечественного производства.

Ввиду универсальности новых ядер, на перспективу прорабатываются различные альтернативные варианты специализированного применения:

• RV8495 (1984ВМ228) — процессор специального назначения для системы «Большой брат» «Безопасный город». Разрабатывается в особом порядке в соответствии со ст. 314 УПК РФ. Точные характеристики не разглашаются, но известно, что все ядра будут в звании не ниже майора.
• RVH265 (1991ВГ711) — видеокодек для систем массовой конференц-связи с поддержкой кодирования-декодирования в реальном времени до 128 потоков в высоком разрешении: 1080p, 1125i, 4K, 8K, 16K (128k). Помимо стандартных алгоритмов сжатия видео H.265 и VP9, в аппаратуре будут реализованы новые эффективные алгоритмы H.2O, V8 и V12.
• RV4090Ti (1997НВ128) — графический процессор для видеокарт высокого уровня производительности: в 400'000 раз производительнее первого 3D-ускорителя Nvidia Riva 128, выпущенного ровно 27 лет назад — 1 апреля 1997 года.

Компания МЦСТ более 30 лет разрабатывает доверенные компьютерные платформы — с собственным дизайном процессоров и вычислительных устройств, собственной программой начального старта, собственным компилятором, без зашифрованных подгружаемых микрокодов, без неотключаемых контроллеров удалённого управления, на основе программного обеспечения с открытым исходным текстом. Использование открытой процессорной архитектуры с уникальной фирменной технологией безопасных вычислений — естественный шаг на пути развития продуктовой линейки и обеспечения технологического суверенитета страны.

По материалам конференции Эльбрус Кек Дэй 2024.